---

一款基于vimscript的自动化verilog脚本。由automatic for Verilog & RtlTree修改而来，原作者zhangguo。部分功能参考Verilog-Mode。

特色

---

时序图

• 时序图绘制

代码段

• 快速插入代码段
• 快速生成文件头
• 快速注释

自动化

• AutoInst-自动例化
• AutoPara & AutoParaValue-自动参数
• AutoReg-自动寄存器
• AutoWire-自动线网
• AutoDef-自动定义

Rtl树

• 通过RtlTree浏览Rtl结构

缺点

• 纯移植，未知Bug多

预览

---

交流

---

如果你想跟作者交流，请留言。如果有问题，请提Issue。如果想请作者喝可乐，请微信扫码。

Vim版本

---

vim7.4.629及以上版本，理论上兼容vim7.3以上所有版本。为防止vim版本导致的问题，建议使用vim7.4.629以上版本。

更新日志

---

更新日志

开源协议

---

GPL V3.0