Move some tests into sub folder

msinger · Feb 21, 2021 · e77411a · e77411a
1 parent 3aaa581
commit e77411a
Show file tree

Hide file tree

Showing 40 changed files with 75 additions and 75 deletions.
diff --git a/tests/Makefile.am b/tests/Makefile.am
@@ -19,32 +19,32 @@ alu_res.sby \
 alu_bit.sby
 
 ALU_TESTS = \
-alu.svh \
-alu_add.sv \
-alu_sub.sv \
-alu_xor.sv \
-alu_and.sv \
-alu_or.sv \
-alu_neg.sv \
-alu_cpl.sv \
-alu_sla.sv \
-alu_rl.sv \
-alu_srl.sv \
-alu_rr.sv \
-alu_sra.sv \
-alu_rlc.sv \
-alu_rrc.sv \
-alu_swap.sv \
-alu_set.sv \
-alu_res.sv \
-alu_bit.sv
+alu/alu.svh \
+alu/add.sv \
+alu/sub.sv \
+alu/xor.sv \
+alu/and.sv \
+alu/or.sv \
+alu/neg.sv \
+alu/cpl.sv \
+alu/sla.sv \
+alu/rl.sv \
+alu/srl.sv \
+alu/rr.sv \
+alu/sra.sv \
+alu/rlc.sv \
+alu/rrc.sv \
+alu/swap.sv \
+alu/set.sv \
+alu/res.sv \
+alu/bit.sv
 
 TESTBENCH_FILES = \
 $(ALU_TESTS)
 
 ALU_HW_TESTS = \
-alu_test1.sv \
-alu_test2.sv
+alu/hwtest1.sv \
+alu/hwtest2.sv
 
 ALU_UUT = cpu/sm83_alu.sv
 

diff --git a/tests/alu_add.sv → tests/alu/add.sv b/tests/alu_add.sv → tests/alu/add.sv
diff --git a/tests/alu.svh → tests/alu/alu.svh b/tests/alu.svh → tests/alu/alu.svh
diff --git a/tests/alu_and.sv → tests/alu/and.sv b/tests/alu_and.sv → tests/alu/and.sv
diff --git a/tests/alu_bit.sv → tests/alu/bit.sv b/tests/alu_bit.sv → tests/alu/bit.sv
diff --git a/tests/alu_cpl.sv → tests/alu/cpl.sv b/tests/alu_cpl.sv → tests/alu/cpl.sv
diff --git a/tests/alu_test1.sv → tests/alu/hwtest1.sv b/tests/alu_test1.sv → tests/alu/hwtest1.sv
diff --git a/tests/alu_test2.sv → tests/alu/hwtest2.sv b/tests/alu_test2.sv → tests/alu/hwtest2.sv
diff --git a/tests/alu_neg.sv → tests/alu/neg.sv b/tests/alu_neg.sv → tests/alu/neg.sv
diff --git a/tests/alu_or.sv → tests/alu/or.sv b/tests/alu_or.sv → tests/alu/or.sv
diff --git a/tests/alu_res.sv → tests/alu/res.sv b/tests/alu_res.sv → tests/alu/res.sv
diff --git a/tests/alu_rl.sv → tests/alu/rl.sv b/tests/alu_rl.sv → tests/alu/rl.sv
diff --git a/tests/alu_rlc.sv → tests/alu/rlc.sv b/tests/alu_rlc.sv → tests/alu/rlc.sv
diff --git a/tests/alu_rr.sv → tests/alu/rr.sv b/tests/alu_rr.sv → tests/alu/rr.sv
diff --git a/tests/alu_rrc.sv → tests/alu/rrc.sv b/tests/alu_rrc.sv → tests/alu/rrc.sv
diff --git a/tests/alu_set.sv → tests/alu/set.sv b/tests/alu_set.sv → tests/alu/set.sv
diff --git a/tests/alu_sla.sv → tests/alu/sla.sv b/tests/alu_sla.sv → tests/alu/sla.sv
diff --git a/tests/alu_sra.sv → tests/alu/sra.sv b/tests/alu_sra.sv → tests/alu/sra.sv
diff --git a/tests/alu_srl.sv → tests/alu/srl.sv b/tests/alu_srl.sv → tests/alu/srl.sv
diff --git a/tests/alu_sub.sv → tests/alu/sub.sv b/tests/alu_sub.sv → tests/alu/sub.sv
diff --git a/tests/alu_swap.sv → tests/alu/swap.sv b/tests/alu_swap.sv → tests/alu/swap.sv
diff --git a/tests/alu_xor.sv → tests/alu/xor.sv b/tests/alu_xor.sv → tests/alu/xor.sv
diff --git a/tests/alu_add.sby.in b/tests/alu_add.sby.in
@@ -12,11 +12,11 @@ add_bmc: depth 20
 smtbmc
 
 [script]
-add: read_verilog -sv -formal alu_add.sv sm83_alu.sv
+add: read_verilog -sv -formal add.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-add: @srcdir@/alu_add.sv
+@srcdir@/alu/alu.svh
+add: @srcdir@/alu/add.sv
diff --git a/tests/alu_and.sby.in b/tests/alu_and.sby.in
@@ -12,11 +12,11 @@ and_bmc: depth 20
 smtbmc
 
 [script]
-and: read_verilog -sv -formal alu_and.sv sm83_alu.sv
+and: read_verilog -sv -formal and.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-and: @srcdir@/alu_and.sv
+@srcdir@/alu/alu.svh
+and: @srcdir@/alu/and.sv
diff --git a/tests/alu_bit.sby.in b/tests/alu_bit.sby.in
@@ -12,11 +12,11 @@ bit_bmc: depth 20
 smtbmc
 
 [script]
-bit: read_verilog -sv -formal alu_bit.sv sm83_alu.sv
+bit: read_verilog -sv -formal bit.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-bit: @srcdir@/alu_bit.sv
+@srcdir@/alu/alu.svh
+bit: @srcdir@/alu/bit.sv
diff --git a/tests/alu_cpl.sby.in b/tests/alu_cpl.sby.in
@@ -12,11 +12,11 @@ cpl_bmc: depth 20
 smtbmc
 
 [script]
-cpl: read_verilog -sv -formal alu_cpl.sv sm83_alu.sv
+cpl: read_verilog -sv -formal cpl.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-cpl: @srcdir@/alu_cpl.sv
+@srcdir@/alu/alu.svh
+cpl: @srcdir@/alu/cpl.sv
diff --git a/tests/alu_neg.sby.in b/tests/alu_neg.sby.in
@@ -12,11 +12,11 @@ neg_bmc: depth 20
 smtbmc
 
 [script]
-neg: read_verilog -sv -formal alu_neg.sv sm83_alu.sv
+neg: read_verilog -sv -formal neg.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-neg: @srcdir@/alu_neg.sv
+@srcdir@/alu/alu.svh
+neg: @srcdir@/alu/neg.sv
diff --git a/tests/alu_or.sby.in b/tests/alu_or.sby.in
@@ -12,11 +12,11 @@ or_bmc: depth 20
 smtbmc
 
 [script]
-or: read_verilog -sv -formal alu_or.sv sm83_alu.sv
+or: read_verilog -sv -formal or.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-or: @srcdir@/alu_or.sv
+@srcdir@/alu/alu.svh
+or: @srcdir@/alu/or.sv
diff --git a/tests/alu_res.sby.in b/tests/alu_res.sby.in
@@ -12,11 +12,11 @@ res_bmc: depth 20
 smtbmc
 
 [script]
-res: read_verilog -sv -formal alu_res.sv sm83_alu.sv
+res: read_verilog -sv -formal res.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-res: @srcdir@/alu_res.sv
+@srcdir@/alu/alu.svh
+res: @srcdir@/alu/res.sv
diff --git a/tests/alu_rl.sby.in b/tests/alu_rl.sby.in
@@ -12,11 +12,11 @@ rl_bmc: depth 20
 smtbmc
 
 [script]
-rl: read_verilog -sv -formal alu_rl.sv sm83_alu.sv
+rl: read_verilog -sv -formal rl.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-rl: @srcdir@/alu_rl.sv
+@srcdir@/alu/alu.svh
+rl: @srcdir@/alu/rl.sv
diff --git a/tests/alu_rlc.sby.in b/tests/alu_rlc.sby.in
@@ -12,11 +12,11 @@ rlc_bmc: depth 20
 smtbmc
 
 [script]
-rlc: read_verilog -sv -formal alu_rlc.sv sm83_alu.sv
+rlc: read_verilog -sv -formal rlc.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-rlc: @srcdir@/alu_rlc.sv
+@srcdir@/alu/alu.svh
+rlc: @srcdir@/alu/rlc.sv
diff --git a/tests/alu_rr.sby.in b/tests/alu_rr.sby.in
@@ -12,11 +12,11 @@ rr_bmc: depth 20
 smtbmc
 
 [script]
-rr: read_verilog -sv -formal alu_rr.sv sm83_alu.sv
+rr: read_verilog -sv -formal rr.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-rr: @srcdir@/alu_rr.sv
+@srcdir@/alu/alu.svh
+rr: @srcdir@/alu/rr.sv
diff --git a/tests/alu_rrc.sby.in b/tests/alu_rrc.sby.in
@@ -12,11 +12,11 @@ rrc_bmc: depth 20
 smtbmc
 
 [script]
-rrc: read_verilog -sv -formal alu_rrc.sv sm83_alu.sv
+rrc: read_verilog -sv -formal rrc.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-rrc: @srcdir@/alu_rrc.sv
+@srcdir@/alu/alu.svh
+rrc: @srcdir@/alu/rrc.sv
diff --git a/tests/alu_set.sby.in b/tests/alu_set.sby.in
@@ -12,11 +12,11 @@ set_bmc: depth 20
 smtbmc
 
 [script]
-set: read_verilog -sv -formal alu_set.sv sm83_alu.sv
+set: read_verilog -sv -formal set.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-set: @srcdir@/alu_set.sv
+@srcdir@/alu/alu.svh
+set: @srcdir@/alu/set.sv
diff --git a/tests/alu_sla.sby.in b/tests/alu_sla.sby.in
@@ -12,11 +12,11 @@ sla_bmc: depth 20
 smtbmc
 
 [script]
-sla: read_verilog -sv -formal alu_sla.sv sm83_alu.sv
+sla: read_verilog -sv -formal sla.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-sla: @srcdir@/alu_sla.sv
+@srcdir@/alu/alu.svh
+sla: @srcdir@/alu/sla.sv
diff --git a/tests/alu_sra.sby.in b/tests/alu_sra.sby.in
@@ -12,11 +12,11 @@ sra_bmc: depth 20
 smtbmc
 
 [script]
-sra: read_verilog -sv -formal alu_sra.sv sm83_alu.sv
+sra: read_verilog -sv -formal sra.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-sra: @srcdir@/alu_sra.sv
+@srcdir@/alu/alu.svh
+sra: @srcdir@/alu/sra.sv
diff --git a/tests/alu_srl.sby.in b/tests/alu_srl.sby.in
@@ -12,11 +12,11 @@ srl_bmc: depth 20
 smtbmc
 
 [script]
-srl: read_verilog -sv -formal alu_srl.sv sm83_alu.sv
+srl: read_verilog -sv -formal srl.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-srl: @srcdir@/alu_srl.sv
+@srcdir@/alu/alu.svh
+srl: @srcdir@/alu/srl.sv
diff --git a/tests/alu_sub.sby.in b/tests/alu_sub.sby.in
@@ -12,11 +12,11 @@ sub_bmc: depth 20
 smtbmc
 
 [script]
-sub: read_verilog -sv -formal alu_sub.sv sm83_alu.sv
+sub: read_verilog -sv -formal sub.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-sub: @srcdir@/alu_sub.sv
+@srcdir@/alu/alu.svh
+sub: @srcdir@/alu/sub.sv
diff --git a/tests/alu_swap.sby.in b/tests/alu_swap.sby.in
@@ -12,11 +12,11 @@ swap_bmc: depth 20
 smtbmc
 
 [script]
-swap: read_verilog -sv -formal alu_swap.sv sm83_alu.sv
+swap: read_verilog -sv -formal swap.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-swap: @srcdir@/alu_swap.sv
+@srcdir@/alu/alu.svh
+swap: @srcdir@/alu/swap.sv
diff --git a/tests/alu_xor.sby.in b/tests/alu_xor.sby.in
@@ -12,11 +12,11 @@ xor_bmc: depth 20
 smtbmc
 
 [script]
-xor: read_verilog -sv -formal alu_xor.sv sm83_alu.sv
+xor: read_verilog -sv -formal xor.sv sm83_alu.sv
 prep -top testbench
 assertpmux
 
 [files]
 @top_srcdir@/src/cpu/sm83_alu.sv
-@srcdir@/alu.svh
-xor: @srcdir@/alu_xor.sv
+@srcdir@/alu/alu.svh
+xor: @srcdir@/alu/xor.sv